Verilog
誰も quine を書いたことのなさそうな言語で quine を書いてみたくなったので、ちょっと調べても見つからなかった Verilog で書いてみました。 module quine; wire [648:1] s = 648'h3b0a696e697469616c2023312024646973706c617928226 d6f64756c65207175696e…
誰も quine を書いたことのなさそうな言語で quine を書いてみたくなったので、ちょっと調べても見つからなかった Verilog で書いてみました。 module quine; wire [648:1] s = 648'h3b0a696e697469616c2023312024646973706c617928226 d6f64756c65207175696e…
